影响FPGA时序的进位链(Carry Chain),你用对了么?

发表于:01/14/2020 , 关键词: FPGA, 时序
在FPGA中我们写的最大的逻辑是什么?相信对大部分朋友来说应该是计数器,从最初板卡的测试时我们会闪烁LED,到复杂的AXI总线中产生地址或者last等信号,都会用到计数器,使用计数器那必然会用到进位链。

【视频】XDF 2019演讲回放 | 在数据中心中部署Vitis应用程序

发表于:01/14/2020 , 关键词: Vitis, 数据中心
Xilinx统一软件环境应用程序如何使它从最初的硬件设计变为现实? 在本课程中,我们将介绍与第三方框架,Python API和绑定的集成,用于微服务部署的容器化(包括Docker和Kubernetes)以及其他相关主题。

11 个最佳的 Python 编译器和解释器

发表于:01/13/2020 , 关键词: python
Python 是一门对初学者友好的编程语言,是一种多用途的、解释性的和面向对象的高级语言。它拥有非常小的程序集,非常易于学习、阅读和维护。其解释器可在Windows、Linux 和 Mac OS 等多种操作系统上使用。它的可移植性和可伸缩性等特性使得它更加容易被运用。

FPGA的基本结构

发表于:01/13/2020 , 关键词: FPGA
FPGA由6部分组成,分别为可编程输入/输出单元、基本可编程逻辑单元、嵌入式块RAM、丰富的布线资源、底层嵌入功能单元和内嵌专用硬核等。

【下载】Zynq UltraScale+ MPSoC 验证数据手册

发表于:01/13/2020 , 关键词: Zynq UltraScale+, MPSoC
Zynq®UltraScale +™MPSoC验证知识产权(VIP)支持基于Zynq UltraScale + MPSoC的应用程序的功能仿真。 它的目标是通过模仿处理器系统(PS)-PL接口和PS逻辑的OCM / DDR存储器,来实现对可编程逻辑(PL)的功能验证。

自主泊车背后的强大动力 赛灵思Zynq UltraScale+ MPSoC加速驾驶新时代

发表于:01/13/2020 , 关键词: 自主泊车, 赛灵思, Zynq UltraScale+
自动驾驶技术已成为汽车产业的最新发展方向,应用自动驾驶技术可全面提升汽车驾驶的安全性、舒适性,满足更高层次的市场需求。据市调机构 QYResearch 的预计,到 2023 年国内 ADAS 市场规模将达到 1200 亿元,未来 5 年复合增长率超过 37%。

访问 Xilinx 东京国际汽车技术展展台,升级您的 ADAS/AD 设计

发表于:01/10/2020 , 关键词: 东京国际汽车技术展, ADAS
时间:1月15日 - 17日;地点:日本东京 | 东京国际展览中心(Aomi Exhibition Hall);事件:赛灵思将现场展示多项汽车解决方案,帮助客户实现从 ADAS 到 AD(自动驾驶)的升级

Xilinx ISV 看台 | 睿视智觉:比 GPU 快 400 倍的图像内容合规性审查

发表于:01/10/2020 , 关键词: Xilinx, 睿视智觉, Alveo
随着 4G 和即将到来的 5G 时代,互联网上每天都在不断产生大量的图像和视频内容,为了保证网络环境的健康,内容提供商必须对平台产生内容进行严格的检测,避免违规违法内容流入互联网。而随着人工智能(AI)时代的到来,图像智能处理系统开始逐渐替代基础的审核人员。

Xilinx ISV 看台 | Maxeler:比 CPU 快 100 倍的信用风险评估调整

发表于:01/10/2020 , 关键词: Xilinx, 异构计算
在 2019 XDF(赛灵思开发者大会)上, Maxeler 公司洪小莹博士为大家现场展示了其基于 Alveo 加速卡的 CVA Calculation (信用风险评估调整)的方案。

Xilinx 软件及 AI 市场副总裁:赋能软件开发者越来越重要

发表于:01/10/2020 , 关键词: Xilinx, AI算法
大数据时代呼唤算力的革命,未来的“计算”将会是什么样?作为引领下一代自适应 AI 技术的全球领导者,赛灵思如何规划和布局?现在真的是软件开发者的天下了吗?

vivado xilinx IOB = true的使用

发表于:01/09/2020 , 关键词: Vivado
xilinx FPGA的资源一般指IOB,CLB,BRAM,DCM,DSP五种资源。其中IOB就是input/output block,完成不同电气特性下对输入输出信号的的驱动和匹配要求。

Zynq中PS的MIO中断

发表于:01/09/2020 , 关键词: Zynq, MIO寄存器
Zynq中断大致可分为三个部分,第一部分为SGI,软件生成的中断,共16个端口;第二部分为PPI,CPU私有外设中断,有5个;第三部分为SPI,共享外设中断,来自于44个PS端的IO外设以及16个PL端的中断。中间部分为GIC,也即中断控制器,用于对中断进行使能、关闭、掩码、设置优先等。

FPGA时序约束实战篇之多周期路径约束

发表于:01/09/2020 , 关键词: FPGA, 时序约束
多周期路径,我们一般按照以下4个步骤来约束:带有使能的数据;两个有数据交互的时钟之间存在相位差;存在快时钟到慢时钟的路径;存在慢时钟到快时钟的路径。

【下载】Zynq迁移指南:Zynq-7000 SoC到Zynq UltraScale + MPSoC

发表于:01/09/2020 , 关键词: Zynq-7000, Zynq UltraScale+
Zynq®UltraScale +™MPSoC器件是Zynq®-7000SoC器件的后继产品。 它提供了64位处理器的可扩展性,同时将实时控制与用于图形,视频,波形和数据包处理的软引擎和硬引擎相结合。

Zynq中PS的MIO操作

发表于:01/08/2020 , 关键词: Zynq, MIO寄存器
GPIO有4个BANK,注意与MIO的BANK区分。BANK0控制32个信号,BANK1控制22个信号,总共是MIO的54个引脚,BANK2和BANK3共能控制64个PL端引脚,每一组都有三个信号,输入EMIOGPIOI,输出EMIOGPIOO,输出使能EMIOGPIOTN,共192个信号。
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