JESD204B应用手册(一):什么是JESD204


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2006年4月,JESD204标准的最原始版本诞生,该标准描述了数据转换器(ADC或DAC)和接收器(FPGA或者ASIC)之间的吉比特串行数据传输链路(link)。在这个原始标准中,一个或多个数据转换器与接收器之间的串行链路被定义为有且只有一条数据通道(lane),如图1所示:

1. 数据通道(lane)表示的是M个转换器和一个接收器的直接物理互连,转换器和接收器分别采用的是CML(current mode logic)电平标准的驱动器和接收器,互连线为差分线。
2. 链路(link)表示的是在转换器和接收器之间建立的串行数据连接。
3. 帧时钟(frame clock)同时连接转换器和接收器,用以提供JESD204链路的同步时钟。
4. 通道lane的数据传输速率范围定义在312.5Mbps~3.125Gbps,且数据源端和负载端的阻抗定为100Ω±20%.
5. 差分电压的峰峰值规定为800mV,且共模电压范围规定为0.72V~1.23V。
6. 通道数据采用8b/10b编码方式,既含有数据信息,还可以在接收端恢复数据时钟。因此链路不再需要与数据对齐的高速串行时钟,极大的简化了数据传输结构。

该协议标准有以上多个优点,但它存在一个致命缺陷:无法实现多个数据通道对齐。因此如果数据转换器的数据传输速率超过了3.125Gbps(比如高速、高精度数据转换器),需要多个通道同步工作时,该标准就无能为力了。

为了弥补上述的缺陷,JESD204A版本在2008年4月诞生了,除了包含JESD204第一个版本的全部功能外,该版本还支持多个数据转换器之间的多条数据通道的同步对齐,能够满足当时高速、高精度数据转换器的数据传输需求,但是每条数据通道的数据传输速率仍然为312.5Mbps~3.125Gbps。如图2所示为JESD204A版本:

虽然JESD204和JESD204A相比于传统的CMOS、LVDS数据转换器标准有了更高的性能、更大的发展优势,但是JESD204和JESD204A仍然缺少一个非常关键的参数,该参数定义为串行链路的确定性延迟(deterministic latency)。以ADC为例来说,模拟信号采样时刻和FPGA获得该采样点数据时刻之间的时间延迟在基于CMOS、LVDS标准的ADC+FPGA数据获取系统中应该是固定的,且延迟时间非常小。可是JESD204和JESD204A标准并没有规定时间延迟,导致时间延迟是随机的,可大可小,因此对于某些时间延迟很敏感或者实时性要求很高的应用就无法使用JESD204和JESD204A标准。为了解决数据采集的时间延迟随机问题,业界推动了JESD204B标准的诞生。

2011年7月,JESD204B标准诞生,该标准相比于JESD204和JESD204A标准来说,其中一个的亮点就在于定义了串行链路的确定性延迟以及其实现方式,另一个亮点是把每数据通道(lane)的最高传输速率从3.125Gbps提升至最高12.5Gbps,另外前两个版本的帧时钟(frame clock)分别由现在的设备时钟(device clock)代替,如下图3所示:

JESD204标准的前两个版本都没有定义收发器之间链路数据传输的确定性延迟时间,而JESD204B版本则提供了一种机制,它能够确保系统每次上电或者数据链路重新同步后,数据的传输延迟时间是可重复、可确定的。实现这种确定性延迟机制的方法有两种:

1,在某一特定时刻,利用SYNC~信号同时初始化数据转换器的所有数据通道的初始化对齐序列。

2,利用在JESD204B标准中新定义的SYSREF信号来实现确定性延迟。SYSREF作为外部给系统提供的参考时间点,负责对齐数据转换器和接收器的所有设备时钟、帧时钟以及多帧时钟,由此来实现确定性延迟。

JESD204B标准分为三个子集:即子类0、子类1和子类2。其中子类0不支持确定性延迟,用以兼容JESD204的前面两个版本,用户可以把子类0直接当作JESD204A来处理。子类1则利用新增的SYSREF信号实现确定性延迟,子类2则直接利用已有的SYNC~来实现确定性延迟。一般来说,采样率500MSPS以下用SYNC~实现确定性延迟即可,不需要新增的SYSREF信号,但是采样率500MSPS以上时,建议使用外部提供的SYSREF信号实现精确的确定性延迟测量。当然了,采样率500MSPS以下使用外部提供的SYSREF信号也不会有问题。

JESD204B版本除了实现了确定性延迟外,还将设备划分为3种不同的速度等级,但是3种速度等级设备的源端和终端阻抗匹配特性都相同,为100Ω±20%。第一速度等级是为了兼容JESD204A,最高数据传输速率3。125Gbps,第二速度等级则是定义了新的电气特性,将最高链路数据传输速率提升到6。375Gbps,此时数据链路差分信号幅度由第一等级的500mV降低为400mV。第三速度等级则是将最高链路数据传输速率提升到12。5Gbps,此时数据链路差分信号幅度由第二等级的400mV降低为360mV。速度等级越高,数据传输速率越高,差分信号的幅度必须设计的越来越低,否则物理上很难实现信号幅度高的情况下还能保证高传输速率。

为了提供更高的灵活性,JESD204B版本把帧时钟替换为设备时钟。在JESD204和JESD204A版本中,帧时钟是JESD204系统各个数据转换器和接收器的绝对时钟参考,帧时钟也是数据转换器的采样时钟,但是这种方式不够灵活,特别是对于同一个信号需要连接多个设备时,不同的走线延迟和抖动都会导致系统复杂度提升。在JESD204B版本中,设备时钟成为了JESD204系统中每个工作单元的时序参考,而每个设备都有各自的设备时钟,它们来自于同一个时钟产生芯片,这样能够实现时序灵活的系统,但需要根据设备的不同,用户来调节设备时钟和帧时钟的关系。

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